引言

目前国内数控机床中的伺服电机一般都是配套增量式编码器，而增量式编码器的精度并不太高且输出的是并行信号，欲提高其精度就必然要增大编码器的规划难度和增多并行信号的输出，这样就不利于伺服单元与编码器的长间隔通讯。而选用肯定式编码器，除了其精度比增量式编码器高几倍以外，其信号的输入输出都选用高速串行通讯，节省了通讯线路便于长间隔的通讯。在编码器的另一端，选用CPLD与肯定式编码器进行高速串行通讯，CPLD再把收到的编码器信息转变为并行数据转送给伺服单元中的DSP进行运算操控。本文将给出CPLD与肯定式编码器高速串行通讯的软硬件规划方案。

硬件规划

硬件首要由电源、CPLD及其外围电路和肯定式编码器接口电路三个模块组成。

电源模块

图1 电源结构框图

图中的开关电源将220V沟通电网电压转变成+5V，+15V，-15V，开关电源可滤除电网中存在的各种干扰，而且开关电源中的变压器将220VAC与输出的+5V，+15V，-15V隔脱离，内部电路还选用了TL431调节开关管的导通脉冲宽度，因而开关电源的抗干扰、安全性、安稳性及稳压程度都比较好。

TPS7333是DC/DC芯片，它将+5V的直流电压转变成+3.3V安稳直流电压供给CPLD运用，TPS7333转化效率、可靠性和稳压性都比较好，它在输入电压为+3.77V~+10V的电压范围内都能转化出+3.3V，使CPLD不受输入电压过高导致其烧坏。

CPLD及其外围电路模块

CPLD及其外围电路模块首要由CPLD、CPLD编程下载接口电路（JTAG接口）、DSP接口电路、有源晶振、电平转化电路和ADM485及其外围电路（担任与编码器通讯的接口电路）组成（图2）。

图2 硬件全体结构框图

本设计CPLD采用Altera公司的EPM570T144C5，此芯片属于Altera公司的MAX II，MAX  II相对MAX I成本更加低，功耗更加小，而器件的宏单元数更加多，且器件延时控制在6nS以内，具有很高的性价比。EPM570T144C5有570个宏单元数，芯片的引脚数目为144个，其中可用的I/O口有116个，因此此芯片的资源已经足够用。CPLD主要负责与绝对式编码器的高速串行通信，并受控于DSP的命令把接收到编码器数据和其他信息并行的转送给DSP。

JTAG接口首要用于下载可执行文件到CPLD，在PC机装置Altera公司的开发环境—QUARTUS II，并在此开发环境中将编写好的VHDL程序进行编译，确保编译不出错而且确保功用已完结后，连接好下载电缆到JTAG接口，经过QUARTUS II供给的编程下载工具，对CPLD电路板进行下载。

DSP接口便是由8根数据线、3根地址线和1根操控线组成的，8根数据线担任转送编码器数据及其其他信息，3根地址线担任转送DSP指令，在CPLD终端进行译码，CPLD根据译码得出的指令将编码器数据或其他信息经过8根数据线转送DSP，操控线首要是完结CPLD与DSP同步操控。

20M有源晶振首要是为CPLD供给基准时钟，在时钟信号的驱动下，供CPLD发生2.5Mb/s的波特率与编码器进行通讯，和发生10MHz时钟供一些逻辑操控信号运用，此晶振供给20MHz的时钟频率，需求电源供给3.3V的直流电压。

电平转化电路首要担任将3.3V电压转化成5V或将5V电压转化成3.3V，因为CPLD的核和I/O口需求的供电电压都是3.3V， 电子元器件采购网 而ADM485和肯定式编码器所需求的供电电压和I/O口驱动电压都为5V，所以需求用电平转化芯片LVC4245A将3.3V转化成5V电压或将5V转化成3.3V。

ADM485及其外围电路是CPLD与肯定式编码器高速通讯的硬件衔接。ADM485作业电压为5V，其最大通讯速率为5Mb/s，选用2个ADM485芯片进行对接通讯可提高通信线路上的抗干扰才能，最长的转输间隔可达1.2km。其外围电路如图3所示，虚线的右半部归于肯定式编码器的外部电路，上拉和下拉电阻都是1K欧姆，限流电阻则是220Ω，ADM485的SDAT是数据输出引脚，ADM485的SRQ是数据输入引脚，ADM485的DE是外部操控引脚，该脚受CPLD操控，因为RS-485通讯协议归于半双工，所以ADM485只能处在发送数据或接纳数据的状况，当ADM485的DE为高电平时，ADM485处于数据输出状况（即CPLD接纳数据），当ADM485的DE为低电平时，ADM485处于数据输入状况（即CPLD发送数据）。

图3 肯定式编码器接口电路

肯定式编码器接口模块

肯定式编码器接口模块是指肯定式编码器内部的电源及信号输入输出接口电路，其电路与上述的ADM485及其外围电路是一致的，同样是选用ADM485芯片及一些上拉、下拉及限流电阻。如图3所示，虚线的左半部便是肯定式编码器内部接口电路，它担任与外部ADM485（虚线的右半部）衔接，ADM485受编码器内部的操控芯片所操控，当编码器收到CPLD发来的指令之后，操控芯片做出判断后发送出相应的数据，同时操控ADM485的DE为高电平，即便ADM485处于发送状况，当发送完数据之后，操控芯片又使ADM485的DE处于低电平状况，便于随时接纳CPLD发来的指令。

软件规划

软件是指CPLD的VHDL程序，其首要由分频器、接纳DSP操控指令、CPLD逻辑操控、波特率发生器、接纳及发送数据和串并转化及发送数据六个软件子模块组成（图4）。

图4 软件全体结构框图

分频器模块

分频器模块首要是把20MHz的输入时钟频率分频为10MHz和2.5MHz的时钟频率，其中10MHz时钟首要是供给CPLD逻辑操控模块作业，2.5MHz时钟首要是供给波特率发生器模块作业。

接纳DSP操控指令模块

接纳DSP操控指令模块实际上是实时的采集DSP发来的操控信号并及时的将操控信号进行译码，译码完结后立即转送给CPLD逻辑操控模块。

CPLD逻辑操控模块

CPLD逻辑操控模块是整个CPLD软件的中心，其接纳到译码数据后，立即做出逻辑操控运算，并快速地操控接纳及发送数据模块和操控串并转化及发送数据模块。

波特率发生器模块

波特率发生器模块首要是为接纳及发送数据模块供给2.5Mb/s波特率。

接纳及发送数据模块

接纳及发送数据模块是整个CPLD软件的重要组成部分，其首要担任与肯定式编码器高速通讯，因为其通讯方法是异步串行通讯方法，因而其波特率、通讯的数据格式及RS-485通讯协议都要与肯定式编码器相同。

串并转化及发送数据模块

串并转化及发送数据模块首要是将接纳到的编码器串行数据转化成并行数据，并将数据锁存在CPLD锁存器内，当CPLD逻辑操控模块操控其发送数据时，就将锁存在CPLD锁存器内的数据以并行的方法放送给DSP，供DSP进行运算操控用。

结语

本规划已经完结了硬件及软件的悉数规划，读取带有肯定式编码器的电动机转子的任何一个方位数据只需31mS，通讯速率可达2.5Mb/s。将本规划集成在伺服驱动单元中，驱动和操控电动机转数可达6000转/分，操控电动机转子的方位精度可达mM级。

• 高速
• 实现
• 采用
• 编码器
• EPM570T144C5